circuit myAXI4Module :
  module myAXI4Module :
    input clock : Clock
    input reset : UInt<1>
    output io : { out : { aw : { flip ready : UInt<1>, valid : UInt<1>, bits : { id : UInt<7>, addr : UInt<32>, len : UInt<8>, size : UInt<3>, burst : UInt<2>, lock : UInt<1>, cache : UInt<4>, prot : UInt<3>, qos : UInt<4>, user : { }, echo : { }}}, w : { flip ready : UInt<1>, valid : UInt<1>, bits : { data : UInt<512>, strb : UInt<64>, last : UInt<1>, user : { }}}, flip b : { flip ready : UInt<1>, valid : UInt<1>, bits : { id : UInt<7>, resp : UInt<2>, user : { }, echo : { }}}, ar : { flip ready : UInt<1>, valid : UInt<1>, bits : { id : UInt<7>, addr : UInt<32>, len : UInt<8>, size : UInt<3>, burst : UInt<2>, lock : UInt<1>, cache : UInt<4>, prot : UInt<3>, qos : UInt<4>, user : { }, echo : { }}}, flip r : { flip ready : UInt<1>, valid : UInt<1>, bits : { id : UInt<7>, data : UInt<512>, resp : UInt<2>, user : { }, echo : { }, last : UInt<1>}}}}

    io.out is invalid @[crossbar.scala 345:16]

